AMD a déposé un brevet décrivant une caractéristique de la conception du chipset GPU (multi-die). Un nouveau brevet appelé Active Bridge Chiplet avec cache intégré décrit un bus actif avec mémoire cache intégrée. Nous pouvons supposer que nous parlons de l’évolution de la technologie Infinity Cache, qui est apparue pour la première fois dans les cartes vidéo de la série Radeon RX 6000.
L’idée d’AMD est d’assigner à l’interface connectant les différents chipsets GPU, y compris le rôle du cache L3. Rappelons que dans les GPU actuels basés sur les architectes RDNA 2, Infinity Cache sert de cache L3.
AMD explique dans le brevet que toute interaction entre les puces sera effectuée via le bus actif, qui sera nécessaire pour accéder aux canaux de mémoire sur des cristaux GPU séparés. Plutôt que de compter sur des caches séparés pour chaque chipset, AMD suggère d’utiliser le cache de bus actif comme cache GPU monolithique. En d’autres termes, la mémoire cache sera adressée comme un registre unique.
Le dernier brevet d’AMD, comme le précédent, qui a été signalé en janvier de cette année, indique que la société étudie activement la question de l’utilisation de GPU à chipset multi-puces à l’avenir. Certes, il n’est pas encore clair si nous parlons uniquement d’accélérateurs de calcul de nouvelle génération basés sur l’architecture CDNA ou si AMD envisage d’utiliser la conception du chipset dans les cartes vidéo grand public basées sur l’architecture RDNA.
Soit dit en passant, non seulement AMD travaille dans ce sens. Par exemple, Intel et NVIDIA avoir un développement similaire. Le premier a un énorme multi-puces Xe-HPC, le second a un GH100 ( Hopper ), qui est également crédité de l’assemblage multi-puces (MCM).
